ChatGPT 也能用来造芯，说说英语就可以了？！

整理 | 屠敏

出品 | CSDN（ID：CSDNnews）

ChatGPT 真的那么牛吗？

来自纽约大学 Tandon 工程学院的研究人员发布了一篇《Chip-Chat: Challenges and Opportunities in Conversational Hardware Design》论文，用实验回答道：是的，ChatGPT 确实比较厉害！

只用简单的自然语言之英语和 ChatGPT 聊聊天，便制作出了一款微处理芯片。更值得注意的是，在 ChatGPT 的助力下，这款芯片组件不仅是设计了出来的，也是经过了基础测试，可以制造出来。

纽约大学发文评价道，「这是一项史无前例的成就，可以加快芯片开发速度，并允许没有专业技术技能的个人设计芯片。」

所以说，全民”造芯“的时代真的要来临了吗？在此，我们不妨先看看研究人员到底是怎么做的。

AI 大模型的应用，硬件领域落后于软件

在论文中，研究人员指出，现代硬件设计始于自然语言提供的规范，如英文文档需求，然后再由硬件工程师使用硬件描述语言（HDL）如 Verilog，将需求用代码构建出来，完成芯片内部的设计，最终再合成为电路元件。

那么，在 AIGC 时代来临之际，如 OpenAI 的 ChatGPT 和 Google 的 Bard 号称可以生成代码，也有不少开发者使用过它们创建了一个又一个网站，但是当前在其应用范围主要聚焦在软件领域的情况，这些 AIGC 工具能否将硬件工程师的”翻译“（文档需求转换成代码）工作给取而代之。

基于此，研究人员使用了 8 种具有代表性的基准，研究了在生成硬件描述语言本身的编写时，最先进的 LLM 状态的能力和局限性。

测试原理与规则

实验环节，研究人员将 ChatGPT 作为一种模式识别器（充当人类的角色），可以在各种类型的语言（口头语、书面语）中转换自如，同时，ChatGPT 可以让硬件工程师们跳过 HDL 阶段。

整体验证流程如下图所示：

详细来看，首先，硬件工程师对大模型提供初始提示，让它创建一个 Verilog 模型，然后提供输入、输出的具体信息。最终硬件工程师对输出设计进行可视化评估，以确定其是否符合基本设计规范。

如果一个设计不符合规范，它会在相同的提示下再生成五次。倘若它仍然不符合规范，那么它就会失败。

一旦设计和测试用例已经写好了，它们就会被用 Icarus Verilog (iverilog，Verilog 硬件描述语言的实现工具之一) 编译。如果编译成功，则进行模拟。如果没有报告错误，则设计通过，不需要反馈 (NFN)。

如果这些操作中的任何一个报告了错误，它们就会被反馈到模型中，并被要求“请提供修正”，这被称为工具反馈 (TF)。如果相同的错误或错误类型出现三次，那么简单的人类反馈 (SHF) 是由用户给出的，通常通过说明 Verilog 中什么类型的问题会导致这个错误 (例如：声明中出现语法错误)。

如果错误持续存在，则会给出适度的人类反馈 (Moderate Human Feedback，MHF) ，并提供稍微更直接的信息给工具，以识别特定的错误。

如果错误持续存在，则会给出高级人类反馈 (Advanced HumanFeedback，AHF)，它依赖于精确地指出错误所在和修复它的方法。

一旦设计编译和模拟，没有失败的测试用例，它就被认为是成功的。

但是如果高级反馈不能修复错误，或者用户需要编写任何 Verilog 代码来解决错误，则测试被认为是失败的。如果会话超过 25 条消息，符合每 3 小时 ChatGPT-4 消息的 OpenAI 速率限制，则该测试也被视为失败。

Bard 和 HuggingChat 在首轮测试中折戟

具体实验环节，研究人员针对 8 位移位寄存器进行了基准测试。

他们要求大模型尝试为一个「测试名称」创建一个 Verilog 模型，然后提供规范，定义输入和输出端口以及任何需要的进一步细节，并进一步询问大模型“我将如何写一个设计，以满足这些规格？”

与此同时，研究人员还直接让大模型生成测试台的设计：

你能为这个设计编写一个 Verilog 测试台吗？测试台应该具备自检功能，并且能够与 iverilog 一起用于仿真和验证。如果测试用例失败，测试台应该能够提供足够的信息，以便找到并解决错误。